2. Gambar Rangkaian Simulasi [Kembali]
gambar rangkaian diatas merupakan gambar rangkaian J-K flip flop dengan ketentuan B0=0, B1=1, B2=don't care, B3=don't care, B4=0, B5=don't care, B6=clock.
pada rangkaian dapat terlihat bahwa B0 terhubung ke reset dan B1 terhubung ke set. terlihat juga pada flip flop, bahwa flip flop di atas bertipe aktif low yang artinya flip flop akan aktif saat diberikan input 0. karena inputan yang bernilai 0 adalah B0 dan B0 terhubung ke reset, maka flip flop di atas akan aktif reset. Dan sesuai tabel kebenaran dari J-K flip flop, jika flip flop dalam keadaan aktif reset maka output Q adalah 0 dan Q' adalah 1. dan karena hal itu inpu 2 dan 3 dapat di abaikan (don't care).
Kemudian untuk rangkaian yang kedua yaitu D flip flop, sama seperti J-K flip flop, karena rangkaian menggunakan IC dengan aktif low dan B0 yang bernilai 0 terhubung ke reset maka IC akan aktif reset. hal ini akan membuat output Q menjadi 0 dan Q' menjadi 1
Tidak ada komentar:
Posting Komentar